archives

CPU

Kjo etiketë i është përshoqëruar 26 postimeve

Çfarë është “The Power Wall”?

Në figurën e mëposhtëme (marrë prej Patterson&Hanessy) tregohet trendi rritës i performancës së procesorëve të ndryshëm, prej vitit 1978 – 2005, shprehur në SPECint. Kështu, falë zhvillimeve të arkitekturës, mikroarkitektorës dhe teknologjisë së procesorëve, prej vitit 1986-2002, perfomanca e tyre ështe rritur me rreth 52 %  në vit, ose dyfishuar çdo dy vjet. Sipas këtij grafiku, … Vazhdoni leximin

Busi Intel QPI (QuickPath Interconnect)

Prej vitit 2008,  me  mikroarkitekturën “Nehalem”, Intel hoqi dorë përfundimisht nga busi FSB, bus i tipit “shared”, duke kaluar ne një model të ri busi, i tipit “point-to-point”, që është busi QuickPath Inetrconnect, shkurt QPI. Ky bus përdoret edhe në mikroarkitekturat më të reja si Sandy Bridge dhe Ivy Bridge. Me mikroarkitekturën “Nehalem”, fillimisht, kontrollori … Vazhdoni leximin

Ligji i Amdahl-it – vlerësim kosto/performancë për një “CPU-upgrade”

Supozoni se nga vëzhgimi që ju i keni bërë punës së kompjuterit tuaj personal, keni vënë re se mesatarisht CPU e tij është i ngarkuar në 50 % të kohës. Pjesën tjetër, pra 50 % të kohës, procesori pret që operacionet  I/O të përfundojnë. Ju po mendoni që të kryeni një “upgrade” procesorit tuaj, duke … Vazhdoni leximin

Quiz – perfomancë e CPU

Shënim : Supozoni se aplikimi nuk mund të paralelizohet.

Plotësime për Kapitullin 3 – Njësia qëndrore – “datapath”

Klikoni në lidhjet e mëposhtëme dhe do të gjeni informacion ilustrues dhe plotësues për Kapitullin 3. Ekzekutim step-by-step në një pipeline me 5 stade “Control hazards” – shembull si detektohen  Busi Intel QPI (Quick Path Interconnect) Pipelines – Stanford University – Kurs EE382a -2010

“Control hazards” – shembull si optimizohen dhe detektohen

“Control hazards” ose të papriturat e kontrollit, ndodhin kur rrjedha e instruksione në një pipeline ndërpritet nga instruksione “të ndërprerjes së sekuencës”, siç janë p.sh. jump, branch, loop, call/ret etj. Më poshtë trajtohet një rast i tillë. Në një procesor MIPS ekzekutohet kodi i mëposhtëm : 36        sub  $10, $4, $8 40        beq $1, $3, … Vazhdoni leximin

Quiz – pipeline

Quiz no.5

Ushtrim…pipeline, llogaritje performancash (CPI)

Supozojmë  se në një procesor  pipeline  të papriturat strukturore (“structural hazards”) janë evituar. Pra, faza “fetch” dhe kapja e kujtesës qëndrore (p.sh. me instruksione Load/Store) mund të kryhet në të njejtin cikël clocku. Për një program të caktuar, kemi këto të dhëna: 35 % e instruksioneve janë “Load” 20 % e instruksioneve janë “branch” 60 … Vazhdoni leximin

Quiz no.3

Regjistroni adresën tuaj e-mail për të marrë artikujt e rinj nëpërmjet mesazheve ...

Kategori

Intel CPU Architectures

Procesore Apple Ax

Apple A12 Bionic