archives

MIPS

Kjo etiketë i është përshoqëruar 4 postimeve

“Control hazards” – shembull si optimizohen dhe detektohen

“Control hazards” ose të papriturat e kontrollit, ndodhin kur rrjedha e instruksione në një pipeline ndërpritet nga instruksione “të ndërprerjes së sekuencës”, siç janë p.sh. jump, branch, loop, call/ret etj. Më poshtë trajtohet një rast i tillë. Në një procesor MIPS ekzekutohet kodi i mëposhtëm : 36        sub  $10, $4, $8 40        beq $1, $3, … Vazhdoni leximin

Dallimet RISC – CISC në formë të përmbledhur…

CISC (Complex Instruction Set Computer) dhe RISC (Reduced Instruction Set Computer) duhen konsideruar si dy filozofi apo strategji të ndryshme në konceptimin e ISA (Instruction Set Architecture). Ashtu si çdo strategji, edhe CISC/RISC, përpunohen duke marrë në konsideratë tërësinë e teknologjive ekzistuese, të cilat kanë kufizimet e tyre, që ndryshojnë me kohën.  Prandaj,  duhen trajtuar në … Vazhdoni leximin

David Patterson – 4 parime për konceptimin e kompjuterave

David Patterson dhe John Hennessy në librin e tyre “Computer Organization and Design -The Hardware/Software Interface”, bëjnë këtë analizë në lidhje me parimet themelorë që duhet të ndiqen gjatë konceptimit të një procesori. Përzgjedhja e bashkësisë së instruksioneve (ISA) të një procesori është një proces delikat, pasi ai duhet të balancojë këta tre faktorë : a.    … Vazhdoni leximin

Plotësime për Kapitullin 2 – ISA

Një histori e shkurtër e ISA: D.Patterson COD-aneks. Mos lini pa lexuar këtë artikull :  Amdahl-Blaauw-Brooks-Architecture of IBM System/360 Klikoni në lidhjet e mëposhtëme dhe do të gjeni informacion ilustrues dhe plotësues për Kapitullin 2. Load/Store Architecture Makinat me zero operandë (adresë) RISC krahasim me CISC RISC / CISC në shifra Përmbledhje e ISA kryesore (shtojcë e … Vazhdoni leximin

Regjistroni adresën tuaj e-mail për të marrë artikujt e rinj nëpërmjet mesazheve ...

Kategori

Intel CPU Architectures

Procesore Apple Ax

Apple A12 Bionic